日前臺積電在圣克拉拉舉辦了第24屆年度技術(shù)研討會，它剛剛發(fā)布了一個可以為顯卡帶來革命性變革的技術(shù)Wafer-on-Wafer (WoW，堆疊晶圓)技術(shù)。 顧名思義，WoW的工作方式是垂直堆疊層，而不是將它們水平放置在電路板上，就像3D NAND閃存在現(xiàn)代固態(tài)驅(qū)動器中堆疊的方式一樣。這意味Nvidia和AMD GPU不需要增加其物理尺寸或縮小制造工藝即可獲性能提升。

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借由這樣的技術(shù)，未來繪圖芯片業(yè)者包括英偉達 （Nvidia） 及AMD （AMD） 都將會受惠。另外，臺積電還同時宣布與益華電腦 （Cadence） 合作，借由益華電腦的 EDA 軟件與矽智財權(quán)，以未來生產(chǎn) 5 納米或 7 納米制程的移動芯片。臺積電雖然提出了 WoW 技術(shù)，但是制程的成熟度卻在量產(chǎn)的過程中扮演著重要的角色。在目前 WoW 技術(shù)的良率還很低的情況下，在臺積電未來前進到更先進制程技術(shù)之前，預(yù)計將在其成熟的 16 納米或 10 納米制程技術(shù)上進行初步推廣。

另外由于晶圓上的平面空間有限，透過 WoW 技術(shù)可以透過硅通孔 （TSV） 互連，將多層邏輯運算單位以立體方式堆疊在一起，架構(gòu)出高速、低延遲互連性能。而這樣的生產(chǎn)方式早就運用在 DRAM 及 3D NAND Flash 等存儲器的生產(chǎn)技術(shù)上，但是用在邏輯運算單元的量產(chǎn)上，卻還是首次。

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WoW現(xiàn)在最大的問題是晶圓產(chǎn)量。當它們被粘合在一起時，如果只有一個晶圓壞了，那么即使兩個晶圓都沒有問題，它們也必須被丟棄。這意味著該工藝需要在具有高成品率的生產(chǎn)節(jié)點上使用，例如臺積電的16納米工藝，以降低成本。不過，該公司的目標是在未來的7nm和5nm制造工藝節(jié)點上使用WoW技術(shù)。

隨著先進制程技術(shù)的成熟和良率的提高，未來繪圖芯片制造商可以利用 WoW 技術(shù)，將兩個或以上功能齊全的繪圖芯片堆疊在一起，而不是使用兩個的繪圖芯片進行雙系統(tǒng)的運算。如此不但能節(jié)省成本，而且還有體技更小、效能更佳、而且更加節(jié)省耗能的優(yōu)點。